Jak donosi WikiChip zdolność do skalowania produkcji pamięci SRAM w TSMC ogromnie zwolniła. Czy to oznacza potencjalną korzyść dla konkurentów?
Jeśli chodzi o zupełnie nowe węzły produkcyjne, oczekujemy, że zwiększą wydajność, zmniejszą zużycie energii i zwiększą gęstość tranzystorów. Ale podczas gdy obwody logiczne dobrze skalowały się z najnowszymi technologiami procesowymi, komórki pamięci SRAM pozostawały nieco w tyle i najwyraźniej prawie przestały skalować się w węzłach produkcyjnych klasy 3 nm TSMC. Jest to poważny problem dla przyszłych procesorów, układów graficznych i SoC, które prawdopodobnie staną się droższe z powodu powolnego skalowania obszaru komórek SRAM.
Kiedy TSMC formalnie wprowadziło swoje technologie wytwarzania N3 na początku tego roku, podało, że nowe węzły zapewnią 1,6- i 1,7-krotną poprawę gęstości w porównaniu z procesem N5 (czyli 5 nm). To, czego, zdaniem WikiChip, nie ujawniło, to to, że komórki SRAM nowych technologii prawie nie skalują się w porównaniu do N5. WikiChip, powołuje się na informacje z artykułu TSMC opublikowanego na International Electron Devices Meeting (IEDM)
Nowoczesne procesory, procesory graficzne i układy SoC wykorzystują mnóstwo pamięci SRAM do różnych pamięci podręcznych podczas przetwarzania wielu danych, a pobieranie danych z pamięci jest wyjątkowo nieefektywne, zwłaszcza w przypadku różnych obciążeń związanych ze sztuczną inteligencją (AI) i uczeniem maszynowym (ML). Ale nawet procesory ogólnego przeznaczenia, układy graficzne i procesory aplikacji dla smartfonów mają obecnie ogromne pamięci podręczne.
Oznacza to, że zaburzenia skalowania po stronie TSMC mogą skutkować problemami dla szerokiej części branży. Zapotrzebowanie na pamięci podręczne i SRAM będzie tylko rosło, ale w przypadku N3 (który ma być używany tylko w przypadku kilku produktów) i N3E nie będzie sposobu na zmniejszenie obszaru matrycy zajmowanego przez SRAM i złagodzenie wyższych kosztów w porównaniu do N5.
TSMC planuje wprowadzić swoją zoptymalizowaną pod kątem gęstości technologię procesową N3S, która ma przenieść zmniejszenie rozmiaru komórki bitowej SRAM w porównaniu z N5, ale ma się to stać dopiero około 2024 roku.
